職位職責
- 開展MCU內核及外設Verilog RTL開發。
- 結合安全可靠性要求完成綜合、時序收斂和設計評審。
任職要求
- 具備MCU架構及外設設計經驗。
- 掌握Verilog RTL設計；車規芯片經驗優先。
- 半導體、電子或相關專業本科學歷。
- 英語或日語可作為工作語言，非要求兩者同時具備。
- 具有相關實務經驗，願意長期在日本現場工作。
工作地為日本，具體地點、薪酬、僱傭條件、到崗日期及搬遷／簽證支持需按崗位確認。
MCU · Verilog · RTL · Synthesis · Timing closure