주요 업무
- MCU 코어·주변회로 Verilog RTL 개발.
- 안전성·신뢰성을 고려한 합성, 타이밍 클로저 및 설계 검토.
지원 자격
- MCU 구조 및 주변회로 설계 경험.
- Verilog RTL 설계 역량. 차량용 칩 경험 우대.
- 반도체·전자 또는 관련 전공 학사 학위.
- 영어 또는 일본어로 업무 수행 가능. 두 언어 모두가 필수인 것은 아닙니다.
- 관련 실무 경험 및 일본에서 장기간 현장 근무 의향.
일본 근무. 구체적인 근무지, 보수, 고용 조건, 입사일 및 이주·비자 지원은 개별 확인이 필요합니다.
MCU · Verilog · RTL · Synthesis · Timing closure