岗位职责
- 开展MCU内核及外设Verilog RTL开发。
- 结合安全可靠性要求完成综合、时序收敛和设计评审。
任职要求
- 具备MCU架构及外设设计经验。
- 掌握Verilog RTL设计；车规芯片经验优先。
- 半导体、电子或相关专业本科学历。
- 英语或日语可作为工作语言，非要求两者同时具备。
- 具有相关实务经验，愿意长期在日本现场工作。
工作地为日本，具体地点、薪酬、雇佣条件、到岗日期及搬迁／签证支持需按岗位确认。
MCU · Verilog · RTL · Synthesis · Timing closure