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Japon ; Le lieu de travail spécifique, le salaire, les conditions d'emploi, la date de début et l'aide à la réinstallation/visa doivent être confirmés pour la mission.
SystemVerilog · UVM · Couverture fonctionnelle · Injection de défauts
Responsabilités
- Créez et exécutez la vérification de module/puce complète avec SystemVerilog et UVM.
- Gérez la simulation, la régression et la fermeture de couverture, y compris la vérification de l'injection de fautes.
Exigences
- Des compétences en vérification SystemVerilog et UVM sont requises.
- De préférence : expérience en vérification de puces automobiles.
- Baccalauréat en semi-conducteurs, électronique ou dans un domaine connexe.
- Maîtrise de l'anglais OU du japonais ; les deux ne sont pas requis par ce mémoire.
- Expérience pratique pertinente et volonté de travailler sur site au Japon à long terme.